これらのツールは、Synopsys社が提起した訴訟の対象となっていたATopTechテクノロジをベースに構築されています。その後、ツールが再構築され、Synopsysのコマンドと同じコマンドが変更されました.Lily Cheng、アバターのアプリケーションエンジニアリング担当マネージャーは説明しました。

DACのCaroline Hayes氏

Aprisaは、IC設計のための配置、クロックツリー合成、ルーティング、最適化、および埋め込み解析エンジンを備えています。 Verilog、SDc、LEF / DEF、Liberty、GDSIIなどの標準的なデータ入力と出力をサポートしています。 28nm、20nm、16nm、14nm、10nm、7nmプロセスノードで設計された半導体ファウンドリの認定を受けた配置配線ツールを使用して、28nm以下の設計課題に特化して開発されました。

配置ツールは、物理的な実装中にすべてのサインオフシナリオを効率的に含めるために、最適化のために優勢なシナリオを動的かつ自動的に選択し、デザインの反復回数を減らします。

また、ルーティング中に統合されたEMチェックと修正機能を備えた高度なプロセスノードのすべてのEMルールをサポートしています。
内部解析エンジンは、予測可能な設計終了のためのファウンダリで承認されたサインオフツールと関連しています。

もう1つの特徴は、サインオフタイミング解析に近い点です。内蔵タイマーはサインオフタイミングツールと相関があり、AOCV、SBOCV、SOCV、LVFなどのさまざまなオンチップバリエーションメソッドをサポートしています。また、グラフベースおよびパスベースの解析と最適化、高度なシグナルインテグリティとノイズ解析もサポートしています。すべてのタイミング機能は、最適化中に有効になります。これは、コンバージェンスの速度を向上させると主張されています。

Color-Aware DPTルーティングは、DRCサインオフ中にダブルパターニングのテクノロジー違反を避けるために、構造ごとに正しい方法を使用する、同社の特許取得済みルーティング技術です。

UPFとCPFの両方が、低電力駆動の最適化とリーク電流と動的電力駆動型最適化でサポートされています。

ApogeeはAprisaの分析エンジンとデータベースを共有し、ボックとトップレベルのタイミングの相関をとります。低消費電力とダイサイズの複雑なチップ設計にシームレスで統合された設計環境を提供します。マルチスレッドおよび分散システムは、高い計算スループットのために設計されています。