今年のDACは、EDA、IP、SoCの各企業と同様に、特定のブランドの技術を促進し、業界が従わなければならない標準を確立していた業界団体の数によって区別されました。

Accellera システムレベルの設計、モデリング、および検証の標準を推進するボディは、EDAおよびIP標準に関する発表とともに業界をリードする数社にリンクされました。

Accelleraの任務は、認定されたPortable Test and Stimulus Standard（PSS）1.0の発表でQualcommとAccelleraの椅子のエンジニアリング担当シニアディレクター、Lu Dai氏は、エレクトロニクス製品の設計と検証と生産性を改善するためのプラットフォーム言語を提供することであると語った組織によって。

この仕様では、無料でダウンロードできるようになっており、検証インテントとビヘイビアを一度指定し、複数の実装やプラットフォームで使用できます。

新しい標準はすぐに利用可能です ダウンロード 無料で。

ハードウェアおよびソフトウェア検証のためのSoCテストおよびカバレッジメトリックの刺激およびテストシナリオの単一表現は、シミュレーション、エミュレーション、FPGAプロトタイピングおよびポストシリコン実装を生成するために、さまざまなレベルの統合および異なるコンフィギュレーションで多くのユーザが使用できます。

ダイは、設計と検証のために複数のプラットフォーム間で移植可能な1つのテスト仕様を使用できるため、システムレベル検証からの焦点をシフトし、設計者の生産性を向上させるため、この規格は業界に「深いインパクト」をもたらすと考えています。

標準では、ドメイン固有の言語とそれに伴う意味的に同等のC ++クラス宣言を定義し、オブジェクト指向プログラミング言語、ハードウェア検証言語、および動作モデリング言語に基づいて、刺激シナリオとテストシナリオの単一表現を作成します。この結果は、設計チーム全体、検証、テストおよび設計の分野、および異なる構成の下で使用され、検証要件のために異なるサプライヤから最適なツールを選択することができます。この標準では、データフロー、並行性と同期、リソース要件、状態と遷移にネイティブな構造を使用しています。

DACでは、 ケイデンス その Perspec System Verifier 設計ツールは、Portable Test and Stimulus標準をサポートしています。の一部 検証者 ツール群を提供し、自動車、モバイル、サーバーのSoCカバレッジ・クロージャを自動化し、システムレベルのテスト生産性を10倍向上させると主張しています。

Perspec System Verifierは、PSSモデルからSoCユースケースを定義するための抽象モデルベースのアプローチを提供し、Unified Modeling Language（UML）アクティビティ図を使用して生成されたテストを視覚化します。

Perspec System Verifierテストは、Cadence Xcelium Parallel Logic Simulation、Palladium Z1 Enterpriseエミュレーションプラットフォーム、Protium S1 FPGAベースのプロトタイピングプラットフォームなど、Verification Suiteの各ツールに最適化されています。このツールは、同社のvManager Metric-Driven Signoffプラットフォームと統合され、PSSの新しいユースケースカバレッジをサポートします。 Verification IP（VIP）を使用できるテストを生成するので、検証内容をPSS手法で再利用してSoC検証を高速化できます。

PSSをサポートするもう1つの会社は、 メンター。同社が今後リリースするQuesta inFactツールは、この標準をサポートします。 （同社は2014年にQuesta inFact技術を組織に寄贈し、これが基準の基礎となっている、と同社は主張している）。

PSSが採用を拡大すると信じている 携帯型刺激を幅広く主流に利用し、ICエンジニアが人工知能（AI）、5G無線通信、自律駆動などの新興市場向け製品の設計に効率的に協力するのを支援します。

Questa inFactは、機械学習とデータマイニング技術を使用して生産性を最大40倍向上させると、メンター社は述べています。設計者は、検証エンジニアがハードウェアとソフトウェアを完全に統合でき、テストエンジニアが回帰テスト環境を分析して最適化することができる一方で、検証エンジニアは短時間でより高いレベルのカバレッジを達成することができます（Mark Olen、製品マーケティンググループマネージャー、メンターIC検証ソリューション部門

同社は進化するにつれてPSSに準拠するようにツールを改良しており、まだ検証されていないシナリオのターゲット設定を可能にするために、グラフベースのQuesta inFactテクノロジーに分類機の学習を追加しました。これにより、IPブロックレベルで会議のカバレッジ目標を高速化し、ICレベルでのベアメタルテストの有用性を高めます。このツールは、シミュレーションまたはエミュレーション中に後続の各シナリオから学習します。

データマイニング技術を応用することで、ポータブル刺激の応用が検証を超えて拡張されます。このツールを使用すると、トランザクションレベルのアクティビティを収集して相互に関連付けることができ、ファブリックルーティングの効率と帯域幅、システムレベルの待ち時間、キャッシュの一貫性、アービトレーションの効率性、アウトオブオーダーの実行、オペコードのパフォーマンスなどのIC設計パフォーマンスパラメータを特定できます。回帰テスト環境を分析および最適化して、シミュレーションおよびエミュレーションサイクルの必要性を回避することもできます。

このツールを使用して、Questaシミュレータを使用してIPブロックレベルで機能範囲のUVM SystemVerilogテストシナリオを生成し、テストシナリオを再利用して、会社のVeloceエミュレータによるICレベルの検証でトラフィック生成のC / C ++テストを生成できます。また、命令セット検証用のシステムレベルでアセンブリコードを生成し、Vista仮想プロトタイプシステムでアーキテクチャ探索用のC / C ++シナリオを生成することもできます。 MentorのCatapult High-Level Synthesisツールセットで使用すると、以前はC / C ++シナリオを、RTLテストでは動作合成を生成できます。